介绍用于降低集成电路晶体管数量和功率要求的CNTFET技术

Jatin Gupta和Prashant Kumar著

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本文介绍了一种结合基本传输门逻辑、通型晶体管双值逻辑和基CMOS逻辑的CNTFET技术混合逻辑设计方法。已经研究和分析了14T和15T配置- 14T用于2到4个低晶体管计数效益解码器和15T用于使用15个晶体管在功率和延迟方面的高性能。结果相当令人鼓舞。

超大规模集成(VLSI)技术使在单个芯片上制造数百万个晶体管成为可能。随着纳米工艺创新的发展,低功耗电路的制造变得非常重要,因为低功耗芯片的需求非常大。这篇文章描述了如何通过碳纳米管场效应晶体管(cntft)实现电路,这是一种正在发展的技术,可以通过更好的功耗和性能来增强传统互补金属氧化物半导体(CMOS) 32纳米芯片。

目前大多数集成电路设计都采用CMOS技术,从基本的数字电路到片上系统(SoC)。该技术同时采用了n沟道增强模式金属和n沟道增强模式技术。主要采用NMOS作为下拉网络,PMOS作为上拉网络实现电路。

这种配置产生良好的性能,抗噪音和设备变化。

在功率、性能、成本和广告时间等参数方面的改进自IC业务起源以来一直没有改变。说实话,摩尔定律与这些参数息息相关。

在任何情况下,当缩放到20nm以下时,部分电路参数不能再缩放,特别是电源电压,这是决定功耗的最重要的因素。随着工艺向20nm方向发展,另一个限制是光刻工艺,该工艺停留在193nm波长的氟化氩(ArF)源上。光学技术的进步,如浸水技术,使得制造这样的电路成为可能。

在一定程度上减少了漏电问题的高k金属闸门等,也在进行中。电源电压不断缩小,在独特的静态电源上从根本上节约了资金。短通道效应完全减弱,降低泄漏功率,排水隧道等。

今天生产的每一块芯片都使用超大规模集成(VLSI)技术,拥有许多门和数十亿个微小尺寸的单个晶体管。有一个需求,以减少他们的尺寸和电力需求,但提高效率。但是功率损耗在简单电路和高级电路中都是一个重要参数。与使用CMOS和CNTFET技术的电路相比,芯片的动态功率、时钟功率和正常泄漏功率分别降低了55%、29%和53%。

CNTFET

碳纳米管场效应晶体管(CNTFETs)是高性能、低功耗的芯片。碳纳米管是一种使用单个或多个碳纳米管(CNTs)作为沟道材料的场效应晶体管,而不是标准MOSFET结构中的大量硅。碳纳米管场效应晶体管是由单个碳纳米管(通过激光喷射加入)通过氧化预先带有金或铂终端的硅晶片制成的。

类型的CNTFET
图1:CNTFET的类型

1991年,日本物理学家S. lijima引入了碳纳米管。碳纳米管是一种由石墨烯卷片组成的纳米管(见图1)。它可以是单壁(swcnts)或多壁(mwcnts)。swcnts由单个纳米管组成,而mwcnts由多层纳米管组成,层间间距为0.34nm。

SWCNTs具有半弹道载流子传输等特性,并可防止短通道效应。它们可以是半导体的,也可以是金属的。SWCNT由一个称为手性向量的整数对(n, m)来寻址。当n=m或n−m=3i时,纳米管是金属的,其中i是一个数字;无论如何,swcnts是半导体的。

2到4个解码器的概述

解码器是将n个输入转换或解码为2n个输出的组合电路。它基本上是一个多输入、多输出逻辑电路,将输入转换为输出代码——保持输入和输出代码不同。输入代码的位数通常比输出代码的位数少。解码器执行与编码器相反的功能。可以有许多类型的解码器,这取决于可用的输入数量,如2到4个解码器,或3到8个解码器。

在2:4解码器中有2个输入和4个输出,如表1所示。在每种情况下,任何一个输出设置为1,而其他输出设置为0。转换2-4解码器产生交互minters I0-I3,因此所选的yield被设置为0,其余的被设置为1。

2到4解码器的框图
图2:2 - 4解码器框图

2到4解码器(见图2)有两个输入A1和A0,四个输出D3、D2、D1和D0。作为一个解码器,该电路采用一个n位并行数,并在2n条输出线上产生一个输出。该译码器由四个与门和两个逆变器组成。

使用20个CMOS晶体管的2到4个解码器
图3:使用20个CMOS晶体管的2到4个解码器

使用CMOS技术。当使用CMOS技术时,NAND和NOR门比and或or门更可取,因为后者需要6个晶体管,而前者只需要4个。这降低了晶体管数量和整体效率。一个2到4的解码器可以用4个NOR门和2个逆变器来实现(图3),即总共20个晶体管。

和/或门:(a) TGL和门,(b) TGL OR门,(c) DVL和门,(d) DVL OR门
图4:和/或门:(a) TGL和门,(b) TGL OR门,(c) DVL和门,(d) DVL OR门

使用混合逻辑。传输门可以很容易地用来设计与/或门,如图4所示,从而使解码器有效。混合逻辑使用传输门和“通过”晶体管来实现电路。通型晶体管逻辑(PTL)是在20世纪90年代推出的,当时市场上有许多其他设计可供选择。它为CMOS逻辑提供了一种合适的替代方案,同时牢记提高速度、功率和面积等因素的目标。这类电路的不同之处在于,输入既作用于晶体管的门,也作用于源极/漏极扩散终端。该逻辑使用单个的nMOS/pMOS通管或被称为传输门的nMOS和pMOS并行对。

由传输门逻辑实现的与/或门是高效的,因此可以在译码器的应用中得到扩展。图4显示了使用TGL逻辑实现的2输入和/或门。从图中可以看出,使用DVL和TGL逻辑实现的与/或门只需要三个晶体管。

提出了基于CNTFET的解码器模型

图5显示了基于CNTEFT技术的2:4解码器。电路中使用了20个晶体管。PMOS改为PCNTFET, NMOS改为NCNTFET。

基于CNTFET的2:4解码器(20T提议)
图5:基于2:4解码器的cntet (20T提议)

15T混合逻辑解码器使用CNTFET。图6所示的电路用于使用32nm cnfet技术的2至4解码器。在这只使用了一个逆变器,消除了bar作为输入的使用,因此只使用了15个晶体管来实现电路。电路中的D0部分基本采用CMOS逻辑,其余部分采用DVL/TGL混合值逻辑。
使用CNTFET的14T混合逻辑解码器。图7显示了使用CNTFET技术的32nm双输入2到4解码器。在此,我们将基于TGL的和/或门和基于DVL的和/或门混合到一个拓扑中,形成一个14t2到4解码器。最重要的是,通过合并,我们从传统的16T晶体管拓扑中消除了一个逆变器,从而减少了晶体管的总数,同时最小化了功耗。

使用CNTFET 15T的双输入2至4解码器(建议)
图6:使用CNTFET 15T的双输入2至4解码器(建议)
使用CNTFET的双输入2至4解码器(建议)
图7:使用CNTFET的双输入2至4解码器(建议)

我们从电路中去掉了逆变器B,用DVL逻辑实现了以A作为传播信号的D0 minterm,用TGL逻辑实现了以逻辑B作为传播信号的D1 minterm。其中A为传播信号的最小项D2采用DVL逻辑,最后用TGL实现B为传播信号的中期D3。这样,互补的B信号就完全从逻辑电路中去掉了。因此,通过去除B逆变器,电路中的晶体管可以减少到14个,从而降低功耗。

结果和模拟

所有电路都在HSPICE中进行了模拟,电源电压为1V,使用32nm模型用于低功耗应用。在每个仿真中计算了平均功率、功耗和传输延迟。从这些结果还发现了产品延迟,并进行了比较。

在输入中输入适当的位序列,以覆盖解码器的所有可能的转换。一个2-4解码器有2个输入,它可以产生22=4个不同的二进制组合。2到4解码器的模拟时间为500ms。

2到4解码器的波形
图8:2 ~ 4解码器的波形

图8中的波形显示了我们提出的使用CNTFET的电路工作得很好,我们在下面的图和表中比较了它们的结果。

平均功耗比较
图9:平均功耗比较

图9显示了MOSFET、CNTFET和混合逻辑解码器电路的平均功率比较。从图中可以看出,CNT解码器的平均功耗大大低于CMOS解码器,其中14T CNTFET解码器的功耗最小。

功耗比较
图10:功耗对比

图10比较了MOS、CNTFET和混合逻辑解码器的功耗。可以看出,CNTFET的功耗比MOS电路要小得多,14T CNTFET(混合逻辑设计)译码器的功耗最小。

PDP比较
图11:PDP比较

图11显示了20T CMOS解码器与混合逻辑15T和14T MOSFET和CNTFET解码器之间的PDP比较。从结果我们推断,基于CNTFET的解码器比基于MOSFET的解码器更好,因为所有的CNTFET产生的PDP比各自的MOSFET解码器更好。此外,PDP是所有14T CNTFET解码器中最低的。因此,与其他解码器相比,它是最有效的解码器。

功耗、平均功耗、PDP和延迟的仿真结果也如表2和表3所示,其中CMOS基于2至4解码器与CNTFET提出的14T和15T解码器进行了比较。

在20-transistor模型中,根据获得的结果,cntet基于2 - 4解码器具有更小的功耗,更小的延迟,和更好的PDP相对于20T CMOS解码器。因此,总的来说,它在各个方面都优于传统的基于CMOS的解码器。

与基于CMOS的混合设计译码器相比,基于CNTFET的混合逻辑设计译码器(14T和15T)也得到了类似的结果。尽管所有CNTFET模型的功耗和PDP都比传统CMOS低,但基于14T的CNTFET性能非常好,与所有其他模型相比,功耗最低,平均功耗和PDP。

结论

碳纳米管场效应晶体管(CNTFET)是未来技术中最好的。然而,由于CNTFET的质量与传统的量产CMOS不同,需要新的生产技术。

该译码器在HSPICE中得到了成功的仿真。所得到的结果证实了译码器的正常工作。研究发现,与基于MOSFET的解码器相比,提议的cnfet电路消耗更少的功率,减少晶体管数量,耗散更少的功率。

仿真结果表明,CNTFET 2 - 4译码器在20T、14T和15T的译码器性能优于MOSFET译码器,平均功率需求大幅降低。此外,与MOSFET解码器相比,PDP和功耗电压源有显著改善。

因此,我们最终得出结论,混合逻辑CNTFET解码器是非常有效的减少晶体管计数,平均功率和功耗。


Jatin Gupta是PG学者,m.t tech VLSI, JC Bose YMCA科技大学。Prashant Kumar是法里达巴德大学电子工程系的助理教授

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